对比文件名称：发明申请_US20110260247A1 LDMOS TRANSISTORS WITH A SPLIT GATE
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
本次调用模型名称：专利创造性评估模型
## 特征比对表格 ##
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体 <br> **《直接公开》** | 说明书第[0016]段：“...a p-type substrate 12.”；图5显示了基板及其上表面。 | 对比文件明确公开了晶体管形成在衬底上（如p-type substrate 12），且附图（如图5）清晰显示了衬底及其顶表面。本领域技术人员能够毫无疑义地确定该技术特征。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中 <br> **《直接公开》** | 说明书第[0020]段：“...source region may include... an n+ type source region 36.”；图5明确标示了n+ type source region 36。 | 对比文件公开的LDMOS晶体管包含源极区域（n+ type source region 36），该区域形成在衬底结构（如p-type epitaxial layer 16）中，与本特征“源极设置在衬底中”完全对应。 |
| **技术特征C**：漏极，设置在所述衬底中 <br> **《直接公开》** | 说明书第[0020]段：“Drain region 38 may also be an n+ region.”；图5明确标示了drain region 38。 | 对比文件公开的LDMOS晶体管包含漏极区域（drain region 38），该区域同样形成在衬底结构中，与本特征“漏极设置在衬底中”完全对应。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间 <br> **《直接公开》** | 说明书第[0020]段：“A channel region 48 may be the region between the source region ... and drain region 38.”；第[0012]段：“a first gate structure located over the channel region”。图5显示了gate portion 30位于channel region 48上方。 | 对比文件公开了第一栅极结构（gate portion 30）位于沟道区（channel region 48）上方，而沟道区定义在源极区域与漏极区域之间。因此，第一栅极结构实质上就是形成在源极与漏极之间的“有源栅极”。其必然具有宽度（有源栅极宽度）。该结构与本特征作用相同，均用于控制源漏之间的沟道。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度 <br> **《未公开》** | 说明书第[0020]段：“a drift region 50 (n-type) may include a first portion 52 located under isolation region 18 and a second portion 54 located laterally adjacent to isolation region 18.”；图5显示了isolation region 18。 | 对比文件公开了隔离区（isolation region 18，如STI）和邻近它的漂移区（drift region 50）。然而，目标专利的“扩散中断”（如SDB）是用于器件隔离的结构，其特定作用是导致邻近的源极或漏极外延生长不均匀，从而造成深度差异。对比文件的隔离区18虽然邻近漏极（通过漂移区），但其技术方案中并未描述或暗示由于该隔离区的存在，导致源极或漏极的结深出现差异。对比文件中源极和漏极的深度主要由离子注入工艺决定，与隔离区的位置关系无必然的深度差异联系。两者结构、作用原理不同，对比文件未公开此特征。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。 <br> **《未公开》** | 说明书第[0020]段：“a gate structure having two gate portions 30 and 32...”；“a second gate structure located over the isolation region”。图5显示了gate portion 32位于isolation region 18上方。 | 对比文件公开了位于隔离区18上方的第二栅极结构（gate portion 32）。在目标专利中，此第二栅极结构可对应于“伪栅极”。然而，目标专利的核心创新点在于“伪栅极宽度小于有源栅极宽度”，即非对称宽度布局。对比文件虽然公开了两个栅极部分，但全文（包括附图）均未描述或暗示这两个栅极部分的宽度存在差异，更没有公开“伪栅极宽度比有源栅极宽度小一个栅极宽度余裕”这一特定的尺寸关系。本领域技术人员阅读对比文件后，无法毫无疑义地得出或合理推断出这一具体的非对称宽度关系。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方 <br> **《未公开》** | 说明书第[0020]段：“A silicide layer 46 may be formed to connect n+ type source region 36 and contact 40.”；图5显示了silicide layer 46覆盖源极区域。 | 对比文件公开了硅化物层（silicide layer 46）用于连接源极和接触，这可以视为接触结构的一部分。但是，目标专利的“源极接触件”是一个明确的、用于电学访问的独立结构，且其位置被限定为“邻近有源栅极设置在源极上方”。对比文件的硅化物层是连续覆盖在源极和体接触上的，并未描述一个独立的、具有特定位置关系的“源极接触件”结构。因此，该特征未被公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。 <br> **《未公开》** | 说明书第[0020]段：“Silicide layer 46 may also be formed on top of drain region 38.”；图5显示了drain region 38上的硅化物。 | 对比文件公开了漏极区域上也有硅化物层，可作为接触。但同样，目标专利限定了“漏极接触件”的特定位置：“设置在有源栅极与伪栅极之间”，并且与两者有特定的距离关系，且该距离差与栅极宽度余裕有精确的数学关系（一半）。对比文件完全没有描述漏极接触（硅化物）与两个栅极部分（30和32）之间的这种精确位置和尺寸关系。该特征是对布局的精细化限定，对比文件未公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm) <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的有源栅极宽度数值。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的伪栅极宽度数值。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。 <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的隔离余裕数值。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm) <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的有源栅极宽度数值。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的伪栅极宽度数值。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。 <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的隔离余裕数值。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。 <br> **《未公开》** | 无相应记载。 | 对比文件既未公开“伪栅极宽度小于有源栅极宽度”这一关系，更未公开该宽度差（栅极宽度余裕）的具体数值范围。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm <br> **《未公开》** | 无相应记载。 | 同特征I，对比文件未提及具体数值。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。 <br> **《未公开》** | 无相应记载。 | 同特征J，对比文件未提及具体数值。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的有源栅极宽度数值。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。 <br> **《未公开》** | 无相应记载。 | 对比文件未提及任何具体的伪栅极宽度数值。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm) <br> **《未公开》** | 无相应记载。 | 对比文件未公开栅极宽度余裕的概念及具体数值范围。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。 <br> **《未公开》** | 无相应记载。 | 同特征L，对比文件未提及具体数值。 |
| **技术特征V**：被集成到集成电路(IC)中。 <br> **《隐含公开》** | 说明书第[0004]段：“LDMOS transistors are typically used in high power applications, such as DC-DC converters and RF/microwave power amplifiers.” | 对比文件明确指出LDMOS晶体管用于DC-DC转换器、RF/微波功率放大器等应用。本领域技术人员公知，这些应用中的晶体管通常是集成在更大的集成电路或芯片中来实现其功能的。因此，虽然未明确写出“集成到IC中”，但根据其应用领域，可以合理推断该晶体管是集成电路的一部分。 |
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